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アナログ電子回路コミュニティサービス終了のお知らせ

平素はアナログ電子回路コミュニティをご愛顧いただき誠にありがとうございます。

この度、アナログ電子回路コミュニティは2018年3月末日をもってサービスを終了することとなりました。それに伴いまして、本サービスへの新規会員登録は2月末日をもって締切りといたします。約10年という大変長い間、たくさんの皆様にコミュニティをご利用いただきましたこと、深く感謝申し上げます。

なお、コミュニティに掲載しているコンテンツは編集の上、アナログ・デバイセズ社のウェブサイトに随時掲載していく予定です。詳細は追って会員の皆様にお知らせいたします。

今後ともEDN Japanをご愛顧くださいますようお願い申し上げます。


アナログ電子回路コミュニティ運営事務局
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takaryu
タイトル
AD92651のデータ・クロック出力について
ポイント []
pt.
アクセス1244
カテゴリーアンプ&コンパレータ
キーワード DCO   AD92651   出力ビット   データ・クロック出力   tskew   Powered by Yahoo
投稿日時16/01/12 13:41
AD9265を設計しており、LVDSモードでデータ・クロック出力する事を考えています。
データシートのデータ・クロック出力(DCO)の項に、「LVDS出力モードでは、データはダブル・データレートとして出力され、偶数番の出力ビットはDCOの立上がりエッジ近くで変化し、奇数番の出力ビットはDCOの立下がりエッジ近くで変化します。」と記載されているのですが、この「エッジ近く」を数値的に表しているのは、電気的特性のtskewになるのでしょうか?
また、出力エラーを回避する為に、DCOを遅延させる必要がありますか?
どなたかご教示いただけますと、幸いです。

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takaryu 回答番号 2
タイトル
ありがとうございます
ポイント
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アクセス1176
投稿日時16/01/21 18:11
PNP-NPN様

コメントありがとうございます。
理解いたしました。

PNP-NPN 回答番号 1
タイトル
図2のダイアグラム
ポイント
pt.
アクセス1454
投稿日時16/01/12 16:51
データシートの解説で、LDVSのDDR動作のタイミングは、図の2を参照してくださいとなっています。図2ではDCO+/DCO-のクロス点からデータビットの切り替わりのクロス点までがtSKEWとなっていて、これがスペック表では-0.3nSから+1.2nSまでのずれがあり、この時間の間データの不ぞろいの可能性があります。データを正しくキャプチャーするには、この時間を避けて取り込む必要があります。DCOのディレイをかけるかどうかは、システムの設計によるので一概にはどれぐらいとは言えません。

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